芯片设计新趋势 内核连接技术渐重要

ZDNetChina服务器站 8月21日讯 阿加瓦表示，如果要生产集成有大量内核的处理器，就必须解决如何相互连接各个内核的问题。

    对这一问题多年的研究催生了Tilera。Tilera已经开发出整合有64个内核、支持高速网络连接的芯片，各个内核间的数据传输速率将能够达到32Tbps。

     Tilera表示，其名为Tile64的芯片能够提供相当于至强芯片10倍的性能，而能耗则要低得多。Tile64的性能相当于德州仪器数字信号处理器的40倍。

    64个内核还只是个开端。本周一，阿加瓦和Tilera的其它官员将于本周一在Hot Chips会议上进一步讨论Tile64的架构。Tilera在试图解决目前计算机设计人员面临的最棘手的问题之一：缓慢、拥挤的数据通道。

    数十年来，芯片速度和晶体管数目一直在稳步、快速增长，但总线和内核间互连的数据通道的发展速度则要慢得多。在过去十年中，AMD芯片中使用的HyperTransport可能是这一方面最大的进展，是Athlon芯片性能提高的一个重要原因。

    安迪在6月份一次会议上说，芯片的基本限制将不再是内核性能，而是I/O性能。Sun一直在开发一项名为邻近通讯（proximity communication）的技术，它能够使不同的芯片相互通讯。Sun还没有公布这项技术。

    去年9月份，英特尔的贾斯廷公布了一款产品：内核通过嵌入式网络连接起来的80内核芯片。阿加瓦说，英特尔的芯片在概念上与Tile64相似。英特尔的80内核芯片使用了Through Silicon Vias技术，能够大幅度提高芯片-内存间的数据传输通道。Tile64则使用了传统的内存控制器。

    Tilera已经向客户交付了样品芯片，并计划于第四季度以商业规模交付芯片。Tilera目前有包括3Com和TopLayer在内的12家客户。

    Tile64是由小型模块构成的。每个模块由一个时钟频率为600MHz-1GHz的RISC内核和一个交换机构成，交换机能够向上、下、左、右四个方向传输数据。这些交换机构成了一个名为iMesh的mesh网络，供芯片通讯使用。

    根据事务的类型不同，mesh网络本身也被划分为5个层。一个层处理缓存-缓存的传输，另一个层则用于处理流媒体。

    每个模块包含有2个缓存区。尽管每个模块都有自己的缓存区，但模块可以访问所有的缓存区。平均每个模块的能耗在170-300毫瓦之间。当处于空闲状态时，内核能够关闭自己，以降低能耗。

    芯片的尺寸和性能取决于它整合的模块数量。第一款产品将整合有64个模块和5MB的分布式缓存。Tilera表示，明年将推出一款价格较低的36内核版本，然后在2008年年底或2009年推出集成有120个内核的芯片。一个芯片上的内核能够被划分成执行不同计算任务的虚拟处理器。

    性能较传统芯片的提高直接来源于Tile64的设计。与2、4个更大、更快、更复杂的内核相比，低速内核组成的分布网络能够更快速地完成计算任务。芯片的数据传输通道也更短。

    Tile64运行Linux，能够针对不同的应用软件进行优化。

    什么产品需要这样的计算能力？阿加瓦说，防火墙。垃圾邮件的爆炸式增长已经催生了一个能够精确和彻底地检查数据包和删除无效数据包的网络设备市场。

    视频点播、高清视频、安全系统、视频会议市场也在不断增长，它们也需要更快的系统。这类计算任务将淡化内核在计算世界中的角色。阿加瓦说，芯片越来越多地成为了幕后角色，系统的重要性在日益提高。