英特尔实验室演示超高效快捷“网络芯片”

ZDNet至顶网服务器频道 02月10日 编译：英特尔实验室的研究人员们提出“网络芯片”这一全新设想，希望为业界带来更为高效、快捷也更加灵活的多核心处理器方案。

在这里先要解释一句，“网络芯片”概念中的网络绝不是指将大量设备通过LAN、WAN或者其它连接机制加以贯通。这里的“网络”身居芯片之内——正如英特尔研究院院士、英特尔实验室电路技术主任Vivek De所说，这些芯片专门为“未来的大型设备、超级计算机以及超大规模设备集群所设计，在这里用户可以通过一块特定芯片获得数量极为庞大的计算节点——在很多情况下计算节点甚至能够达到数百个” 。

可能大家已经想到，创建此类“多核心”芯片的主要挑战之一在于内核之间的有效沟通，而具体解决方案要视需要在核心之间传输的数据规模而定。

除此之外，一款理想的多核心芯片应该允许用户以彼此独立的主频及电压运行不同内核，这取决于工作量给芯片带来的实际负载压力。不过在目前的多核心设计方案中，基本上仍然采用各核心时钟速率同步的处理方式——也就是说环形总线始终以同样的频率或者机制保持运作——以便保证核心彼此之间的顺利通信。

“这一点对于大型芯片来说就成了严重的问题，”De表示,“我们需要考虑全局时钟分配——以及由此产生的偏离状况。我们还需要考虑芯片上不同核心之间的处理流程差别以及由此带来的延迟影响。”由于存在这么多需要解决的问题，看起来这位电路技术研究主管要面对不少坎坷。

但以上并非全部难关；另外一大重点就是开发成本。一套全局时钟方案需要相当“奢侈”的施展空间（包括芯片尺寸以及由此带来的成本提升），从而确保信号能够被正确引导并通过“检验”机制。此外，时钟分配与同步还会带来显著的功耗提升。

为了消除这些担忧、降低由此带来的成本并实现各个计算核心在电压及主频方面的独立性，De和他的技术团队想出了一种特殊的解决思路。这一思路于本周二首先出现在国际固态电路大会（简称ISSCC）的研讨环节，他们在论文中为其选择了一个极为精确的名头——340mV到0.9V 20.2Tb每秒源同步混合包/电路交换16X16 22纳米三栅级CMOS网络芯片。

请注意图中的小字部分：“美国政府为这项研究提供部分资助。”是的，各位纳税人也为项目作出了一份贡献（点击放大）

在这条令人略有些神经错乱的名称当中，最值得的关注的关键性术语分别是“源同步”与“混合”。前者指的是这款2D网络芯片通过分布式全局时钟来取代节点到节点握手，从而实现网状互连管理计时。后者“混合”指的则是这套互连方案利用包交换与电路交换两种方案相混合以完成对数据流的控制。

这种混合方式允许网络芯片利用包交换通信建立数据传输机制。一旦通信通道创建完成，传输机制就会以纯电路交换模式进行运作，即简单地转送数据流、直到传输完成。

正如该团队在论文中所解释：“高能效电路交换数据传输机制消除了内部路由存储、包交换信道预留以及边带传输等因素，提高了网络利用率、源同步操作对延迟失衡的适应性，同时也降低了时钟速率的实际功耗” 。

简单来说，这款网络芯片方案可以说是一种“三赢”设计成果。

英特尔实验室将在本届ISSCC上展示的芯片将包含一个16乘16节点网格，而总计256个节点中的每一个都拥有独立的电压以及时钟速率。在他们对演示芯片的测试过程中，De和他的技术团队报告称全部节点的每秒数据吞吐能力总计可达20.2Tb每秒。

De还提到，这款芯片的能源利用率也“处于业界领先位置”，具体成绩为采用430毫伏临界电压运行时每瓦每秒18.3Tb。

他同时强调称，这款芯片属于纯粹的研究项目，而且英特尔是否会将这种混合交换源同步网络芯片技术真正部署到多核心处理器上也不是他关心的内容：“这是产品部门要制定的决策”。

也就是说，这款学术名称为“22纳米三栅级CMOS”的网络芯片将在速度与技术层面成为芯片发展史上的一座不容置疑丰碑。