高K-金属栅极和45纳米有什么关系？上

物理极限

　　在过去一年中，随着媒体对英特尔45纳米和高K-金属栅极的介绍和评论，让大家开始知道这两个新词汇，所以大家可能有这样的疑问：在处理器量产中采用的45纳米芯片生产工艺和同时提及的高K-金属栅极有什么关系吗？高K-金属栅极到底是什么？为什么说成功研制高K-金属栅极并将之付诸量产是半导体业界里程碑式的技术变革和突破？

　　为了回答这个问题，让我们来先了解什么45纳米(nm)生产工艺或者制程 ? 45纳米不是指的芯片上每个晶体管的大小，也不是指用于蚀刻芯片形成电路时采用的激光光源的波长，而是指芯片上晶体管和晶体管之间导线连线的宽度，简称线宽。半导体业界习惯上用线宽这个工艺尺寸来代表硅芯片生产工艺的水平。早期的连线采用铝，后来都采用铜连线了。

　　注释：1微米=1000纳米，1纳米(nm)为10亿分之1米。

　　处理器生产工艺从早期的0.8微米，0.6微米，0.35微米，0.25微米，0.18微米，0.13微米，90纳米(0.09微米)，到今天的65纳米，即将到来的45纳米以及将来的32纳米等等。

　　处理器(CPU)性能的不断提高离不开优秀的核心微架构的设计，而芯片生产工艺的更新换代是保证不断创新设计的处理器变为现实的基础。每一次制作工艺的更新换代都给新一轮处理器高速发展铺平了大道。因为线宽越小，晶体管也越小，让晶体管工作需要的电压和电流就越低，晶体管开关的速度也就越快，这样新工艺的晶体管就可以工作在更高的频率，随之而来的就是芯片性能的提升。

　　大家习惯了芯片生产工艺两年一次的更新换代，给大家的感觉好像是从65纳米到45纳米同以前从130纳米到90纳米，以及从90纳米到65纳米一样没有什么特别的。摩尔定律嘛，就是每24个月，在同样面积的硅片上把2倍的晶体管“塞”进去，循环往复……

　　从单个晶体管的角度来看，为了延续摩尔定律，我们需要每两年把晶体管的尺寸缩小到原来的一半。现在的工艺已经将晶体管的组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了它的物理电气特性的极限。最早达到这种极限的部件是组成晶体管的栅极氧化物——栅极介电质，现有的工艺都是采用二氧化硅(SiO2)层作为栅极介电质，如下图。大家也把源极(Source)和漏极(Drain)之间叫做沟道，在栅极氧化物上面是栅极(Gate)。

　　二氧化硅是什么？玻璃，水晶和石英的主要成分就是二氧化硅，它是一种良好的绝缘体。

　　同1995年晶体管中二氧化硅层相比，65纳米工艺的晶体管中的二氧化硅层已经缩小到只有前者的十分之一，仅只有5个氧原子的厚度了。作为阻隔栅极和下层的绝缘体，二氧化硅层已经不能再进一步缩小了，否则产生的漏电流会让晶体管无法正常工作，如果提高有效工作的电压和电流，会使芯片最后的功耗大到惊人的地步。

　　为了使大家更好的理解问题的实质，让我们来回顾一下晶体管的工作原理。下图中的S是指源极(Source)，D是指漏极(Drain)，G是栅极(Gate)。晶体管的工作原理其实很简单，就是用两个状态表示二进制的“0”和“1”。

　　源极和漏极之间是沟道(Channel)，当没有对栅极(G)施加电压的时候，沟道中不会聚集有效的电荷，源极(S)和漏极(S)之间不会有有效电流产生，晶体管处于关闭状态。可以把这种关闭的状态解释为“0”。

　　当对栅极(G)施加电压的时候，沟道中会聚集有效的电荷，形成一条从源极(S)到漏极(D)导通的通道，晶体管处于开启状态，可以把这种状态解释为“1”。这样二进制的两个状态就由晶体管的开启和关闭状态表示出来了。

　　我们可以把栅极比喻为控制水管的阀门，开启让水流过，关闭截止水流。晶体管的开启/关闭的速度就是我们说的频率，如果主频是1GHz，也就是晶体管可以在1秒钟开启和关闭的次数达10亿次。

　　回到前面的问题，从65纳米开始，我们已经无法让栅极介电质继续消减变薄，而且到45纳米，晶体管的尺寸要进一步缩小，源极和漏极也靠得更近了，如果不能解决栅极向下的漏电流问题以及源极和漏极之间的漏电流问题，摩尔定律也许就此终结。

　　现有材料都到物理极限了，怎么办呢？英特尔的技术精英们在九十年代中期就认识到这个问题了，进一步缩小二氧化硅层是不可能的了，需要突破习惯的思维方式，寻找未知的新材料，让摩尔定律继续有效。放弃已经用了近40年的现有材料，做出这样的决定需要巨大的勇气和科学的睿智。预知结果如何，且听下回分解。