IBM公司公布三层单元PCM-MLC，向3DX堆栈方案发起挑战

ZD至顶网服务器频道 05月23日 新闻消息： 利用Haralampos（Haris）Pozidis博士在IBM的非易失性存储器研究成果，IBM公司日前在IEEE国际存储器研讨会上披露了一整套技术细节，据称已经成功立足高温环境在4Mcell（相当于32 Mbit）相变存储器（简称PCM）阵列内实现可靠的三层单元存储效果，且其使用寿命周期可达100万次。

可以说IBM公司在三层单元PCM领域的成就、突破乃至发展转折点将成为重要的技术里程碑，意味着PCM将带来几乎无穷的可能性。

图一：（a）PCM显示出8层特性，图中曲线则为eM指标度量感线（黑色）；（b）图中所示变化为各层在编程后70秒到10天间的实际效果；（c）各层感线变化为25摄氏度到75摄氏度间的测量结果。

这意味着现在我们可以将三层单元PCM-MLC放置在尺寸约等于3D堆叠单层单元PCM的面积之上，从而进一步实现存储级内存（简称SCM）等应用方式与解决方案。值得强调的是，MLC闪存存储器属于单bit设备的衍生产物，而非并行开发成果。

 Haris Pozidis博士，IBM公非易失性存储器司苏黎士研究部门经理。

图一（a）所示为PCM单元所能实现的八种独立电阻状态。要对这些电阻状态加以利用，技术人员需要应对图一（b）中的问题并在图一（c）设定的温度条件下正常起效。IBM公司在解决这些问题中获得的成果可以总结为三大关键性创新方案：一组位移免疫型单元状态指标、一组位移容错编码以及一套检测方案。

过去，IBM公司曾经发布过该团队的技术开发进展，其利用一系列技术手段对PCM面临的问题加以解决。具体来讲，最大的难题源自位移、温度变化以及写入/擦除生命周期。而这也是蓝色巨人第一次在单一三层单元解决方案中对这些难题同时进行解决。IBM公司的科学家们现在设定了独立PCM运作与混合应用两类构想，其中后者旨在将PCM与闪存加以结合，而PCM则充当速度极快的缓存机制。

IBM Research 的相变存储器（简称PCM）单元芯片（上图所示），用于演示PCM如何以可靠方式实现三层单元数据存储。IBM方面表示：“PCM不会在断电后造成数据丢失，这一点与DRAM不同，而且该项技术拥有至少1000万次写入寿命周期，远高于目前常见U盘的最高3000次写入周期。”

我就多层PCM与堆叠式3D交叉点单层单元存储器间的几项重要指标向Haris Pozidis进行了求证：

“3D交叉点技术基于存储器单元与二极管的堆叠设计。这类方案的主要问题在于生产效率低下，即设备的整体产量受限于每一单层的生产能力。在另一方面，MLC/TLC（单层）技术则不会受到这方面问题的影响。多bit技术的另一大优势在于，三层单元实现的容量能够将每bit存储成本削减至三分之一（理论上），而3D交叉点技术采用的双层技术则只能将每bit存储成本削减至二分之一。从理论上讲，为了实现对等的每bit存储成本，3DXP技术需要进行三层堆叠，但这又会进一步加剧之前提到的产能受限问题。”

为了在两方面皆取得最佳效果，我询问Haris是否有可能以3D堆叠结构构建三层单元或者多bit PCM。

“是的，从理论上讲确实可行。为了在TLC层中进行编程，技术人员需要能够执行迭代式编程与验证步骤，而这些编程步骤同时也需要能够控制流经单元的电流。这些在堆叠式结构当中并不是问题，因为其中会利用某种形式的二极管进行元件访问。验证步骤同样可以实现，但需要强调的是，其需要提供一种相对准确的单元状态测量方式，即无法单纯使用简单的填制阈值机制；对于二层单元结构来讲，其需要设置至少3个阈值，在TLC中则需要7个阈值。”

IBM公司所演示的多bit PCM芯片原型方案意味着，蓝色巨人已经成功在4-bank交叉架构当中实现了2 x 2 Mcell阵列。该存储器阵列尺寸为2 x 1000 微米 x 800微米。各PCM单元被整合至采用90纳米CMOS技术的原型芯片当中。此次公布的细节信息主要立足于完整阵列内的64Kcell子集。

适应感应级别

尽管过去已经有多个团队演示过PCM单元实现多层存储的能力，甚至曾经出现过高达100层结构，但相关成果往往由于实现条件过于苛刻而无法在真实世界中进行商业推广。由位移引发的高电阻状态不稳定令制造材料成为最大的难题。具体来讲，所谓位移效应是指MLC设备在某一级别进行编程后，可能会位移至更高级别并由此导致读取结果出错。第二项难题则在于设备中的单一级别集合会随时间推移而发生扩展。第三项难题在于电导率——即与位移类似的电阻值浮动——可能与温度存在反相关性。

IBM公司科学家Nikolaos Papndreou手持PCM芯片在放大镜下展示。

为了解决这些问题，IBM公司开发出一项新型指标以测量单元级别。这项指标被称为eM，目前已经被应用于三层单元（相当于8级别）解决方案当中。其最初公布于二层单元机制内，用于以非线性方式随时间推移读取电流，如图一所示，同时利用时钟计数作为感量。

这项“eM”指标攻克了上述难题，同时解决了早期MLC指标——即R与M指标——的局限，且能够同时处理处于高电阻与低电阻状态的多个单元。

这套解决方案的下一层面针对位移与温度变更造成的阻值影响，二者可谓将其投入实际应用前必须克服的两大障碍。其概念非常简单，即在读取过程中建立多项读取感应等级的直方图，同时调整感值等级以确保其最佳定位符合直方图区间。这项自适应技术概要如图二所示。

图二：阻值等级自适应方法示意图。

码字与码本

在此次公布的MLC-PCM当中，IBM公司已经利用自己开发的一项技术取代了用户数据码字。其使用自有数据通信机制，IBM此前曾借此从高噪或衰减信号中提取数据。IBM公司的编码方 案在H Pozidis博士的论文中亦有详尽说明，其在使用MLC存储器时会考虑PCM设备会在温度变化时表现出同样的位移或阻值变化方向，从而保证读取 内容的正确性。因此，如果所有码字始终只包含8套针对每种数据类型的4种符号组合，则其应该能够在温度变化导致位移或变化后继续保证读取正确。

为了理解三层单元存储器与码字机制的使用方式，大家可以参考图三所示的二层单元（即每单元4种阻值级别）。用户数据中的每24 bit都由编码器/调制器将其扩展为32 bit等效码字。每条码字属于初始级别矢量0000111122223333的排列之一。每条码字占用16个MLC存储单元，即32 bit。

图三：二层单元系统内经由存储器的排列调制数据示意图。

初始矢量能够提供6300多万条码字，而每条码字使用32 bit（或者该存储器内的16个单元）。每条码字内只包含4个四级别实例，即只能存储[Log2（6300万）]或者用户数据内的24 bit（最多）内容。这意味着用户数据不受限制，且能够在每个2 bit内容纳任意数字、对等级别、组合及码字。

在简单的二层单元系统示例当中，其实际编码效率为32/24或者每符号（级别）1.5 bit。如图二所示，存储器读取到的级别数据受到了位移与信噪的影响。由于级别的相对顺序始终保持不变，因此可以利用一套排序算法快速确定4个不同级别的 各自位置，并通过枚举方式提供可能性最高的用户数据流。

尽管IBM公司最新发布的8级别（三层单元）机制采用了更为复杂的码字计算方式，但其基本原理与二层单 元完全一致。其采用所谓码联机制（即一组初始向量）。在三层单元存储器当中，其利用长度为32的排列码配合一条包含4组（每组8级别，即0到7）信息的初 始向量。全部超过单一初始向量的排列亦形成独立联合，其中对用户数据进行映射。不过对排列联码的解码过程较之于单一排列码本解码要复杂得多。（其中单一是 指基于单一初始向量的码值。）

结合eM指标，级别自适应与码字机制能够带来低于10^-4错误比率，而在编程完成后的10⁶秒周期后，其错误比率仍然只略高于10^-4水平。

接下来，利用迭代序列将排列调制后的数据写入至存储器内——与闪存不同，PCM的每个迭代步骤都可用于增加或者减少单元电阻。每个步骤的具体幅度由实际值与目标值间的差值决定。实验证据证明，所有单元中有99%能够在15次迭代步骤以内达到目标电阻级别。

IBM方面并没有公布三层单元原型芯片的读取访问时长，不过其提到二层单元阵列为450纳秒，而三层单 元的读取时长基本应该保持一致。读取与写入时长都将包含对存储器内数据执行枚举算法或者将用户数据转换为码字的过程。另外，写入时间还将包含设置目标级别 所必需的写入验证迭代外加晶体相变时间。

其枚举算法最多占用32个时钟周期，再加上设定级别时所涉及的至少15次单元写入迭代。由于缺少时钟速率方面的专业知识，我们很难就此给出较为准确的写入时间或者估计值。不过可以肯定的是，其读取与写入操作时长将成为重要的性能指标。

此次展示的三单元设备采用“演示”架构，因此我向Pozidis博士求证，IBM公司是否会继续使用这套演示架构，抑或会进一步升级解决方案以实现更具线性的穿孔设备结构？他的回答是：

“这套解决方案已经适用于穿孔设备结构——我们已经在CIC 2015大会上与SK海力士联合发布了相关论文。”

在硬件分区迭代方面，迭代验证写入控制器预计将内置于芯片当中，而IBM公司计划将排列调制器/解调器放置在芯片外的存储控制器当中。这种处理方式的原因之一在于允许用户选择其它不同形式的调制机制。

我们向Haris博士提出最后一个问题：您（IBM）在三层单元PCM之外还有哪些进一步发展计划？

“很明显，我们希望与存储供应商建立合作关系，从而共同开发或交付这项技术的授权许可。我们认为我们已经将多bit技术推向了新的成熟度水平。在将其投入半导体制造环境下进行生产时，其它实际问题当然也可能出现，但届时我们会继续想办法加以解决。”